片选和读写控制逻辑1片选端CS*或CE*■有效时，可以对该芯片进行读写操作输出OE*■控制读操作。有效时，芯片内数据输出该控制端对应系统的读控制线写WE*■控制写操作。有效时，数据进入芯片中，该控制端对应系统的写控制线
③ 片选和读写控制逻辑 ◼ 片选端CS*或CE* ◼ 有效时，可以对该芯片进行读写操作 ◼ 输出OE* ◼ 控制读操作。有效时，芯片内数据输出 ◼ 该控制端对应系统的读控制线 ◼ 写WE* ◼ 控制写操作。有效时，数据进入芯片中 ◼ 该控制端对应系统的写控制线
10.3随机存取存储器静态RAMSRAM 2114SRAM 6264动态RAMDRAM4116DRAM 2164
10.3 随机存取存储器 静态RAM SRAM 2114 SRAM 6264 动态RAM DRAM 4116 DRAM 2164
静态RAM10.3.1SRAM的基本存储单元是触发器电路每个基本存储单元存储二进制数一位许多个基本存储单元形成行列存储矩阵SRAM一般采用“字结构”存储矩阵：1每个存储单元存放多位（4、8、16等）每个存储单元具有一个地址
10.3.1 静态RAM ◼ SRAM的基本存储单元是触发器电路 ◼ 每个基本存储单元存储二进制数一位 ◼ 许多个基本存储单元形成行列存储矩阵 ◼ SRAM一般采用“字结构”存储矩阵： ◼ 每个存储单元存放多位（4、8、16等） ◼ 每个存储单元具有一个地址
SRAM芯片21141A6Vcc18一2AsA717一316A4- As存储容量为1024×4154A3A18个引脚：145AoVO1二136A1—V/O2■10根地址线A～Ac712A2—V/O3■4根数据线I/04～I/0118CS*--VO41片选CS*109GND-WE*读写WE*功能
SRAM芯片2114 ◼ 存储容量为1024×4 ◼ 18个引脚： ◼ 10根地址线A9 ～A0 ◼ 4根数据线I/O4 ～I/O1 ◼ 片选CS* ◼ 读写WE* 1 2 3 4 5 6 7 8 9 18 17 16 15 14 13 12 11 10 Vcc A7 A8 A9 I/O1 I/O2 I/O3 I/O4 WE* A6 A5 A4 A3 A0 A1 A2 CS* GND 功能
SRAM2114的读周期■T读取时间从读取命令发出到数据稳定出现的时间给出地址到数据出现在外部总线上■Trc读取周期两次读取存储器所充许的最小时间间隔有效地址维持的时间
SRAM 2114的读周期 数据 地址 TCX TODT TOHA TRC TA TCO DOUT WE CS ◼ TA读取时间 从读取命令发出到数据稳定出现的时间 给出地址到数据出现在外部总线上 ◼ TRC读取周期 两次读取存储器所允许的最小时间间隔 有效地址维持的时间